七段数码管显示译码器verilog写法, 哪里出错了?

发布网友 发布时间:2024-10-23 16:35

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热心网友 时间:2024-11-02 06:48

有没有完整的代码啊,这样看肯定是代码不全的,不能很好分析原因的。

按你给的代码看,CASE语句是要放在ALWAYS模块里面的,不能这样单独使用。
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