verilog里,为什么我定义一个input也会报错. 我是新学, 例如下,谢谢.

发布网友 发布时间：2024-10-23 16:44

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热心网友 时间：2024-10-25 04:02

输入变量不能直接定义为reg行，你如果需要寄存这个变量，可以这样写

mole ViterbiDecoder 
  (v,         
  r);  
    input  [19:0] v;
    output reg [1:0] r;
    reg [19:0] v_reg
    always @(v)
        v_reg <= v;
  endmole

热心网友 时间：2024-10-25 04:03

input 不能定义成为reg类型
将其更改为input [19:0] v;

热心网友 时间：2024-10-25 04:02

输入变量不能直接定义为reg行，你如果需要寄存这个变量，可以这样写

mole ViterbiDecoder 
  (v,         
  r);  
    input  [19:0] v;
    output reg [1:0] r;
    reg [19:0] v_reg
    always @(v)
        v_reg <= v;
  endmole

热心网友 时间：2024-10-25 04:03

input 不能定义成为reg类型
将其更改为input [19:0] v;